Algoritmos y arquitecturas hardware para la implementación de OFDM en sistemas de comunicaciones ópticos

[ES] Esta tesis explora en profundidad la viabilidad técnica y las prestaciones de un sistema de transmisión para comunicaciones ópticas, de bajo coste y alta velocidad, basado en la multiplexación por división de frecuencia ortogonal (OFDM) mediante la implementación de los algoritmos de procesamiento digital de la señal en tiempo real sobre dispositivos de lógica programable (FPGA). Los sistemas de transmisión de modulación de intensidad y detección directa (IM/DD) parecen ser la solución más interesante para las redes ópticas pasivas (PONs) de bajo coste que serán necesarias para responder a la gran demanda de tráfico de los próximos años, producto del aumento significativo de dispositivos conectados a internet, servicios y programas en la nube, vídeo de alta definición, entre otros. Por tanto, esta tesis tiene como objetivo principal obtener la máxima tasa binaria y eficiencia espectral posible de un sistema IM/DD OFDM en PON (de una sola banda y una sola longitud de onda). Con esta finalidad se ha desarrollado la arquitectura hardware de un receptor OFDM de alta velocidad que opera en tiempo real en un dispositivo FPGA Virtex-7 a una frecuencia de reloj de 312,5 MHz utilizando un conversor analógico digital con una tasa de muestreo de 5 GS/s. Para lograr las mejores prestaciones posibles, se ha intentado aprovechar al máximo el ancho de banda del sistema (acercándose al límite de Nyquist) y se ha realizado una carga variable de las subportadoras del símbolo OFDM atendiendo a las características del canal electro-óptico. Además, se han diseñado e implementado los algoritmos de procesamiento necesarios para la detección y demodulación de los símbolos OFDM, y se ha desarrollado una plataforma experimental que ha permitido validarlos en tiempo real a través de un enlace de fibra monomodo estándar (SSMF). El principal resultado de esta tesis es el haber demostrado experimentalmente que con el sistema propuesto se puede alcanzar una tasa binaria de 19,63 Gb/s y una eficiencia espectral de 8,07 bit/s/Hz sobre 20 km de SSMF, lo cual implica casi duplicar las mejores prestaciones publicadas hasta la fecha. Para completar el diseño del receptor, se ha desarrollado un algoritmo de sincronización de tiempo basado en la correlación cruzada entre un preámbulo conocido y la señal OFDM recibida, el cual presenta una tasa de error extremadamente baja, aun en condiciones de muy baja SNR, y su diseño optimizado requiere menos recursos que otros sincronizadores publicados hasta la fecha. También se ha desarrollado un procesador de FFT de longitud variable mediante una arquitectura paralela segmentada que permite alcanzar hasta una tasa de 10 GS/s en dispositivos Virtex-7 con una eficiencia (área/velocidad) superior a la de otros trabajos publicados, y un ecualizador de canal basado en una técnica de estimación y compensación en frecuencia, que utiliza un preámbulo característico para poder disminuir la complejidad hardware y aumentar la precisión de la estimación. Todos los algoritmos implementados en esta tesis doctoral han sido diseñados para procesar 16 muestras en paralelo, y así poder reducir la frecuencia de reloj (5 GHz/16) hasta valores aceptables para los dispositivos FPGA.[CA] Aquesta tesi explora en profunditat la viabilitat tècnica i les prestacions d'un sistema de transmissió per a comunicacions òptiques, de baix cost i alta velocitat, basat en la multiplexació per divisió en freqüència ortogonal (OFDM) mitjançant la implementació d'algorismes de processat digital del senyal en temps real sobre dispositius de lògica programable (FPGA). Els sistemes de transmissió de modulació d'intensitat i detecció directa (IM/DD) semblen ser la solució més interesant per a les xarxes òptiques passives (PON) de baix cost que seran necessàries per respondre a la gran demanda de tràfic dels propers anys, producte de l'augment significatiu de dispositius connectats a Internet, serveis i programari al núvol, vídeo d'alta definició, entre d'altres. Per tant, aquesta tesi té com objectiu principal obtenir la màxima taxa binaria i eficiència espectral possible d'un sistema IM/DD OFDM en PON (amb una sola banda i una sola longitud d'ona). Amb aquesta finalitat s'ha desenvolupat l'arquitectura hardware d'un receptor OFDM d'alta velocitat que treballa en temps real a un dispositiu FPGA Virtex-7 amb una freqüència de rellotge de 312,5 MHz utilitzant un convertidor analògic a digital amb una taxa de mostreig de 5 GS/s. Per aconseguir les millors prestacions possibles, s'ha intentat aprofitar al màxim l'ample de banda del sistema (aproximant-se al límit de Nyquist) i s'ha realitzat una càrrega variable de les subportadores del símbol OFDM atenent a les característiques del canal electró-òptic. A més, s'han dissenyat e implementat els algorismes de processament necessaris per la detecció i desmodulació dels símbols OFDM, i s'ha desenvolupat una plataforma experimental que ha permès validar-los en temps real a través d'un enllaç de fibra monomode estàndard (SSMF). El principal resultat d'aquesta tesi és haver demostrat experimentalment que amb el sistema proposat es pot arribar a una taxa binaria de 19,63 Gb/s amb una eficiència espectral de 8,07 bits/s/Hz sobre 20 km de SSMF, la qual cosa implica quasi duplicar les millors prestacions publicades fins aquest moment. Per completar el disseny del receptor, s'ha desenvolupat un algorisme de sincronització de temps basat en la correlació creuada entre un preàmbul conegut i el senyal OFDM rebut, el qual presenta una taxa d'error extremadament baixa, inclòs en condicions de molt baixa SNR, i el seu disseny optimitzat requereix menys recursos que altres sincronitzadors publicats fins el moment. També s'ha desenvolupat un processador de FFT de longitud variable mitjançant una arquitectura paral·lela segmentada que permet arribar fins una taxa de 10 GS/s en dispositius Virtex-7 amb una eficiència (àrea/velocitat) superior a la d'altres treballs publicats, i un equalitzador de canal basat en una tècnica d'estimació i compensació en freqüència, que utilitza un preàmbul característic per poder disminuir la complexitat hardware i augmentar la precisió de l'estimació. Tots els algorismes implementats a aquesta tesi doctoral han sigut dissenyats per processar 16 mostres en paral·lel, i així poder reduir la freqüència de rellotge (5 GHz/16) fins valors acceptables pels dispositius FPGA.[EN] This thesis presents an in-depth exploration of the technical feasibility and achievable performance of a low-cost and high-speed optical communication system based on orthogonal frequency division multiplexing (OFDM) through the implementation of real-time digital signal processing algorithms over programmable logic devices (FPGA). Optical transmission systems based on intensity modulation and direct detection (IM/DD) is considered as one of the most interesting solutions for the deployment of the low-cost passive optical networks (PONs) that will be needed to cover the high traffic demand in the coming years. This demand is fueled, among others, by the significant increase of connected devices to the Internet, services and programs in the cloud, high definition video, etc. The main objective of this thesis is to achieve the maximum bitrate and spectral efficiency of an IM/DD PON OFDM system (using a single band and a single wavelength). To this end, the hardware architecture of a high-speed real-time OFDM receiver, including all the necessary algorithms to perform the detection and demodulation of the OFDM symbols, has been implemented in a Virtex-7 FPGA device at a clock frequency of 312.5 MHz using a digital analog converter with a sampling rate of 5 GS/s. To reach the best possible performance, all the system bandwidth has been employed and the OFDM subcarriers have been loaded according to the characteristics of the electro-optical channel. An experimental platform for optical transmission through standard single-mode fiber (SSMF) has been developed to evaluate in real-time the performance of the implemented receiver. The main result of this thesis is the experimental validation of the proposed system that has achieved a bit rate of 19.63 GS/s and a spectral efficiency of 8.07 bit/s/Hz over 20 km SSMF. These results almost double the best performance published to date. The receiver implementation included the design and development of several algorithms. First, it was designed a time synchronization algorithm (TSA) based on the cross-correlation between a known preamble and the received OFDM signal. This TSA has a good performance in low-SNR scenarios and its optimized design requires fewer resources than other synchronizers published in the literature. Second, a variable length parallel pipelined FFT processor has been implemented in a Virtex-7 device, it reaches a throughput of 10 GS/s with an efficiency (area/speed) higher than that of other published works. And finally, a channel equalizer working in the frequency domain to estimate and compensate channel distortions, which uses a known preamble to decrease the hardware complexity and increase the accuracy of the estimation, has been implemented. All the algorithms in this thesis have been developed to process 16 samples in parallel, thus reducing the required clock frequency (5 GHz/16) to acceptable values for the FPGA devices.Deseo expresar mi gratitud a las autoridades de la Facultad Regional Buenos Aires de la Universidad Tecnológica Nacional por el apoyo económico y personal recibido durante la realización de esta tesis.Bruno, JS. (2019). Algoritmos y arquitecturas hardware para la implementación de OFDM en sistemas de comunicaciones ópticos [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/119988TESI

DISEÑO Y CONSTRUCCIÓN DE UN ACCESO DIRECTO A MEMORIA UTILIZANDO EL LENGUAJE VHDL Y LOS DISPOSITIVOS FPGA: UNA REVISIÓN SITEMÁTICA DE LITERATURA

The present work is a systematic review of the literature is the result of previous work for the construction of a Direct Memory Access (DMA) using the VHDL hardware description language, the Field-programmable gate array devices (FPGA) and some algorithms for the programming of these devices, the main objective of this study is to provide an effective methodology for modeling the DMA controller ensuring proper access to data by optimizing resources for each of the relevant transactions, Another objective is to know the different architectures that exist and the configuration of the devices for a much simpler and optimal implementation, the literature research includes a framework of the Systematic Literature Review process on primary studies focused on the search of articles related to architecture, design and algorithms used to build the DMA Controller using FPGA and VHDL. The results of the review show that there is a great variety of DMA architectures, the use of these architectures depends on the type of transmission you want to make and the types of data involved in the transaction, there are also several design models in multiple programming and modeling languages, according to the DMA architecture, there is the improved architecture of the controller that greatly helps to reduce processing latency, as well as the presence of a specific architecture needed for read/write image and videoEl presente trabajo es una revisión sistemática de la literatura es el resultado de un trabajo previo para la construcción de un Acceso Directo a Memoria (DMA) utilizando el lenguaje de descripción de hardware VHDL, los dispositivos Field-programmable gate array (FPGA) y algunos algoritmos para la programación de estos dispositivos, el objetivo principal de este estudio es proporcionar una metodología eficaz para modelar el controlador de la DMA asegurando un acceso adecuado a los datos optimizando los recursos para cada una de las transacciones relevantes, otro objetivo es conocer las diferentes arquitecturas que existen y la configuración de los dispositivos para una implementación mucho más simple y óptima, la investigación literaria incluye un marco de referencia del proceso de Revisión Sistemática de la Literatura sobre estudios primarios centrados en la búsqueda de artículos relacionados con la arquitectura, el diseño y los algoritmos utilizados para construir el Controlador DMA utilizando FPGA y VHDL. Los resultados de la revisión muestran que hay una gran variedad de arquitecturas DMA, el uso de las mismas depende del tipo de transmisión que se quiera realizar y de los tipos de datos involucrados en la transacción, también hay varios modelos de diseño en múltiples lenguajes de programación y modelado, de acuerdo con la arquitectura de la DMA, existe la arquitectura mejorada del controlador que ayuda en gran medida a reducir la latencia de procesamiento, así como la presencia de una arquitectura específica necesaria para la lectura/escritura de imagen y víde

Diseño y desarrollo del hardware para el control de un DC-DC Modular Multi- Level Converter (DC-DC-MMC) en aplicaciones de redes HVDC

Treball Final de Grau en Enginyeria Elèctrica. Codi: EE1045. Curs acadèmic: 2016/201

ADQUISICIÓN Y PROCESAMIENTO DIGITAL DE IMÁTENES PARA LA OBTENCIÓN DE LA TRAYECTORIA DE LOS VECTORES DE POSICIÓN DEL CAMARÓN Y LA JAIBA

El procesamiento digital de imágenes es un área de la ciencia y la tecnología cuyo desarrollo ha crecido enormemente durante los últimos años. Este desarrollo se debe entre otras cosas a los grandes avances en la fabricación de los circuitos integrados y a las nuevas tecnologías de computación. En el ámbito del procesamiento de imágenes esta Tesis estudia el impacto del hardware y el software en un sistema de adquisición de imágenes en tiempo real que se usa en la investigación del comportamiento depredador-victima de animales marinos. Esta investigación nace del estudio de la conducta de animales marinos, y en específico en el análisis de las trayectorias de escape del camarón Litopenaeus vannamei, el registro de los eventos se graban en video y un investigador posteriormente revisa los mismos para encontrar las interacciones entre la jaiba y el camarón, y una vez detectadas dentro de los videos, se evalúa cuadro por cuadro cada una de estas interacciones para marcar en el monitor los puntos importantes, y poder calcular ángulos (manualmente en el monitor), velocidades (manualmente, en base a distancia medida en el monitor y número de cuadros transcurridos), entre otras. La respuesta inicial de escape del animal, está determinada por el movimiento rotacional y la energía cinemática con la que se mueve. En esta Tesis se plantea una solución para resolverlo de manera automática, aumentando la eficiencia de los investigadores y reduciendo los errores debido a los métodos manuales que se están utilizando. Esta Tesis tiene como objetivo fundamental generar una instrumentación (hardware y software) para el seguimiento en tiempo real de diferentes especies en el estudio de la conducta de animales marinos, en especifico, en esta Tesis los experimentos que se realizaron fueron para estudiar la conducta de camarones ante la presencia de un depredador natural (jaiba). Sin embargo los algoritmos desarrollados pueden ser adaptados fácilmente para el estudio de animales fuLuján Ramírez, CA. (2012). ADQUISICIÓN Y PROCESAMIENTO DIGITAL DE IMÁTENES PARA LA OBTENCIÓN DE LA TRAYECTORIA DE LOS VECTORES DE POSICIÓN DEL CAMARÓN Y LA JAIBA [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/17502Palanci

Sistema de transferencia de datos en el instrumento TilePPr del proyecto TileCal

El proyecto surge de la implementación del nuevo sistema de lectura de datos FELIX, que aprovecha los Transceptores Gigabit incorporados en las FPGA XC7VX485T y XC7VX690T del fabricante Xilinx. Estos transceptores se usan para establecer enlaces de datos a través de fibra óptica entre la FPGA del Pre-procesador del TileCal o TilePPr (XC7VX485T) y la placa electrónica que está conectada por PCIe al servidor local (XC7VX690T), por lo que el trabajo consiste en alcanzar los siguientes objetivos: a) Poner en marcha en la FPGA XC7VX485T del Pre-procesador o TilePPr la interfaz de transferencia de datos para que sea compatible con el nuevo sistema “Enlace de intercambio en el límite frontal” o FELIX (Front- End Link eXchange). b) Brindar las herramientas necesarias (programación hardware y aplicaciones software) para la verificación de la comunicación integral del sistema FELIX antes y después de agregar las funcionalidades del integrador. c) Programar en la FPGA XC7VX485T del TilePPr un sistema de transferencia de datos provenientes del integrador del Calorímetro de Baldosas Hadrónico TileCal (CERN ATLAS Hadronic Tile Calorimeter) que se reenviarán a través del sistema FELIX. d) Diseñar, ensamblar y programar los componentes de un sistema de transferencia de datos serial para evaluar la conexión entre la FPGA XC7K325T del FE-I4 a la FPGA XC7VX485T del TilePPr mediante la interfaz FMC de forma que sea compatible con el sistema FELIX.The project arises from the implementation of the new FELIX data reading system, which takes advantage of the Gigabit Transceivers incorporated in the FPGA XC7VX485T and XC7VX690T from the manufacturer Xilinx. These transceivers are used to establish fiber optic data links between the TileCal Pre-processor FPGA or TilePPr (XC7VX485T) and the electronic board that is connected by PCIe to the local server (XC7VX690T), so the work consists of to achieve the following objectives: a) Launch the data transfer interface on the FPGA XC7VX485T of the Pre-processor or TilePPr so that it is compatible with the new system "Exchange link at the front limit" or FELIX (Front-End Link eXchange). b) Provide the necessary tools (hardware programming and software applications) for the verification of the integral communication of the FELIX system before and after adding the integrator functionalities. c) Program in the TilePPr XC7VX485T FPGA a data transfer system from the TileCal Hadronic Tile Calorimeter integrator (CERN ATLAS Hadronic Tile Calorimeter) that will be forwarded through the FELIX system. d) Design, assemble and program the components of a serial data transfer system to evaluate the connection between the FPGA XC7K325T of the FE-I4 to the FPGA XC7VX485T of the TilePPr through the FMC interface so that it is compatible with the FELIX system

Aceleración de algoritmos de Visión hiperespectral mediante GPU

The hyperspectral vision is nowadays a technology in growth and with a great potential to turn into one of the most important quality control methods of food products. It is possible to incorporate this technology in multitude of applications, such as detection of foreign bodies, identification of rottenness in food or its quality control. Nevertheless, this technology presents two disadvantages: great quantity of information processed by hyperspectral algorithms and high rates of production needed in industrial areas. For these reasons, simple CPUs are often unable to process such hyperspectral calculations and process and predict hyperspectral images with a given speed. Therefore, it will be required to use additional elements to ensure that CPUs perform these calculations in such a way as to meet their time and speed specifications. In this Final Project, the element used to ensure a proper CPU performance is a graphics processing unit (GPU). Therefore, the concept of GPUGPU (Computation of General Intention) will be applied to the GPU in units of graphical processing, in order to accelerate algorithms through the advantages of parallel programming. Afterwards in the present Final Project, factors of acceleration obtained using the concept of GPGPU will be analyzed by means of different GPUs applying classification algorithms in hyperspectral images. To apply these classification algorithms in hyperspectral images, images of three samples of pork loin with foreign bodies were obtained using a NIR camera. Once images of the samples were obtained in three packages, two classification algorithms of hyperspectral images were applied for each package in two different CPUs with their GPUs, in order to compare execution times in every system. As for the GPUs, two devices of the manufacturer NVIDA were selected, in particular, GTX 260 and GTX 560Ti. GTX 260 features eight multiprocessors, with a total of 192 cores, while GTX 560Ti features eight multiprocessors, with a total of 384 cores. First of all, a sequential version of the hyperspectral algorithms applied to each CPU is presented and their execution times are measured for later comparison. Subsequently, a parallel version of the hyperspectral algorithms is introduced. It is applied on both devices mentioned above to measure their execution times in order to compare them with those obtained through the sequential version. This parallel version was developed using CUDA, a C/C++'s extension which allows to implement parallelism in tasks and information processing with different levels of granularity on NVIDIA's GPUs. The concept of speed up is applied to the results above. This concept is an indicator of parallel algorithms improvement in comparison to sequential algorithms. Indicators obtained are factors of about 2.000, which indicates that parallel algorithms run much faster than sequential ones. It makes it possible, therefore, to apply hyperspectral vision to industrial environments by means of this GPU technology.Hoy en día la visión hiperespectral es una técnica en crecimiento y con un gran potencial para convertirse en uno de los métodos más importantes para el control de calidad de productos alimenticios. Es posible incorporar esta técnica en multitud de aplicaciones, como pueden ser para la detección de cuerpos extraños, la identificación de podredumbre en alimentos o el control de la calidad de los mismos. Sin embargo, esta técnica presenta dos inconvenientes: la gran cantidad de datos que procesa un algoritmo hiperespectral y las altas tasas de producción que se requieren en un ámbito industrial. Esto hace que muchas veces una simple CPU sea incapaz de procesar todos estos cálculos hiperespectrales, preprocesado y predicción de las imágenes hiperespectrales, a una velocidad especificada. Por lo tanto, habrá que utilizar algún elemento adicional que ayude a la CPU a realizar todos estos cálculos de una manera que pueda cumplir las especificaciones requeridas respecto a de tiempos o velocidades. El elemento que se ha utilizado en este proyecto final de carrera para ayudar a la CPU ha sido una Unidad de Procesado de Gráficos (GPU). Por lo tanto, a la GPU se le aplicará el concepto de GPUGPU, Computación de Propósito General en unidades de procesamiento gráfico, para acelerar algoritmos gracias a las ventajas que presenta la programación paralela. Luego, en el presente proyecto final de carrera se analizará los factores de aceleración obtenidos utilizando este concepto, GPGPU, mediante diferentes GPUs aplicando algoritmos de clasificación en imágenes hiperespectrales. Para aplicar estos algoritmos de clasificación en imágenes hiperespectrales se adquirieron imágenes de tres muestras de lomo de cerdo con cuerpos extraños mediante una cámara NIR. Una vez adquiridas las imágenes para las tres muestras en tres tomos, se aplicaron dos algoritmos de clasificación de imágenes hiperespectrales para cada tomo en dos CPUs diferentes con sus respectivas GPUs, con el fin de comparar tiempos de ejecución en cada sistema. En cuanto a las GPUs se seleccionaron dos dispositivos del fabricante NVIDA, concretamente, la GTX 260 y la GTX 560Ti. LA GTX 260 presenta ocho multiprocesadores, con un total de 192 núcleos, mientras que la GTX 560Ti presenta ocho multiprocesadores , con un total de 384 núcleos. Se presenta primeramente una versión secuencial de los algoritmos hiperespectrales aplicados a cada CPU y a los que se les mide el tiempo de ejecución para su posterior comparación. A continuación, se introduce una versión paralela de los algoritmos hiperespectrales, aplicada sobre los dos dispositivos mencionados anteriormente y para mediciones de tiempo de ejecución con vistas a la comparación con la versión secuencial. Esta versión paralela fue desarrollada mediante CUDA, una extensión de C/C++ que permiten implementar el paralelismo en el procesamiento de tareas y datos con diferentes niveles de granularidad sobre GPUs de NVIDIA. A los resultados anteriores se aplica el concepto de speed up, el cual indica la mejora de un algoritmo paralelo respecto a un algoritmo secuencial. Los speeds up obtenidos están en torno a un factor de 2.000, lo que indica que los algoritmos paralelos se ejecutan mucho más rápido y posibilita llevar esta técnica, visión hiperespectral, mediante esta tecnología, GPU, a un entorno industrial.Pardal Garcés, J. (2014). Aceleración de algoritmos de Visión hiperespectral mediante GPU. http://hdl.handle.net/10251/37033.Archivo delegad

Optimización de recursos hardware para la operación de convolución utilizada en el procesamiento digital de señales

Esta tesis presenta varias arquitecturas sobre la unidad MAC (multiplica–acumula) para la optimización de la operación de convolución, que es ampliamente utilizada en el procesamiento digital de señales, sobre varios dispositivos electrónicos de bajo coste. Básicamente esta optimización se centra en las FPGA de Xilinx Spartan 3 y Spartan 6, utilizando aritmética redundante, en particular la aritmética carry–save. Este tipo de aritmética no se suele utilizar en las FPGAs debido a que aumenta el área consumida, pero en esta investigación se ha demostrado experimentalmente que cuando el número de operaciones MAC a realizar es elevado, como es el caso de la convolución de dos señales, el uso de la aritmética CSA resulta eficiente, ya que disminuye significativamente los tiempos empleados, sin un aumento excesivo de los recursos utilizados de la FPGA. Por otro lado, también se han estudiado otros dispositivos electrónicos que suelen ser empleados en el procesamiento digital de señales, tales como DSP o GPP, realizando una comparación de los tiempos empleados de las FPGAs respecto a estos dispositivos.This Thesis presents several architectures of the multiply-accumulate unit (MAC) to optimize the convolution operation, which is widely used in digital signal processing, on several low-cost electronic devices. This optimization is mainly focused on Xilinx Spartan- 3 and Spartan-6 FPGAs, using redundant arithmetic, specifically the carry-save arithmetic (CSA). This type of arithmetic is not usually used on FPGAs since its high consumption of area resources, but this research shows that if the number of MAC operations developed is high, as the case of the convolution of two signals, the use of CSA arithmetic is efficient, since it decreases significantly the execution times without an excessive increase of the resources used in the FPGA. On the other hand, other electronic devices as DSP or GPP, usually used in digital signal processing, have been studied. A comparation of execution times on FPGAs and these devices has been included

Diseño e implementación de técnicas de sincronización, estimación e igualación de canal para PLC

Los sistemas de comunicaciones PLC (Power Line communications) han despertado en los últimos años un gran interés investigador, existiendo ya algunas propuestas comerciales para conectividad multimedia en el hogar, y están jugando un papel importante en el desarrollo de las redes de distribución inteligentes de energía (Smart Grids). Al mismo tiempo han supuesto un cambio en la sociedad actual, siendo uno de los medios más importantes para proporcionar soporte de banda ancha para la transmisión de datos. El hecho de tratarse de un medio con un coste muy bajo de instalación al utilizar la red eléctrica ya existente en la mayoría de entornos públicos interiores (edificios, viviendas, fábricas, industrias, etc.) es una de sus principales ventajas. El canal PLC presenta ciertas particularidades, como son el fuerte desvanecimiento selectivo en frecuencia, la mayor duración efectiva del canal, así como la caracterización del ruido del canal en ruido de fondo y en tres tipos de ruido impulsivo. El estándar IEEE 1901-2010 propone el uso de Wavelet-OFDM como técnica de acceso al medio. Esta técnica permite mejorar la eficiencia espectral del sistema al definir mejor en frecuencia las subportadoras y, por tanto, reduce las emisiones fuera de la banda de emisión. Wavelet-OFDM introduce un filtrado por cada subportadora tras la DCT-IV, conocido como filtro prototipo. Este filtrado hace que símbolos consecutivos se solapen en el dominio del tiempo. El primer objetivo de la tesis es proponer un algoritmo robusto de sincronismo temporal en sistemas PLC de banda ancha, empleado como técnica de acceso al medio Wavelet-OFDM. Dicho algoritmo propone el uso de conjuntos complementarios de secuencias multinivel como símbolo piloto, debido a las propiedades óptimas de correlación que presentan éstas, haciendo posible realizar una sincronización precisa en el receptor. En segundo lugar, se analizan posibles métodos de igualación y estimación de canal para compensar los efectos que se introducen en la transmisión PLC. Para ello es necesario el estudio de diversas técnicas de transmisión, como la inserción del prefijo cíclico y el zero-padding, para seleccionar la que mejor se ajuste a las especificaciones. Al igual que antes para el sincronismo, los algoritmos propuestos para estimación e igualación de canal se basan en el empleo de secuencias Zadoff-Chu como símbolos piloto en los preámbulos de la transmisión PLC. Finalmente, se presenta una arquitectura eficiente basada en FPGAs (Field-Programmable Gate Arrays) para la implementación en tiempo real del algoritmo de sincronismo propuesto, junto con otra para la estimación e igualación del canal, susceptibles de ser integradas en un hipotético receptor PLC que emplea como técnica de acceso al medio Wavelet-OFDM

Adquisición y Serialización de Datos con ADC de Alta Velocidad Mediante FPGA

81 páginasRESUMEN: Como consecuencia del rápido crecimiento en el desarrollo tecnológico en las últimas décadas, múltiples aplicaciones han encontrado una apertura a diversos campos que antes eran temas soñados por las limitantes que presentaban. Con el aumento de dispositivos que desafían a la ley de Moore, y la implementación de compuertas lógicas cada vez más pequeñas, aparece una nueva necesidad: el desarrollo de sistemas capaces de operar en forma exitosa con estas nuevas condiciones para adquirir y transmitir datos. En respuesta a esto, surgen los conversores análogo-digitales de altas velocidades, capaces de tomar datos y transformarlos en elementos lógicos para que puedan ser empleados mediante computadores y demás a través del uso de velocidades exorbitantes; y también otros dispositivos, como los Analog Front-End o AFE, los cuales ya cuentan con todo el sistema de adquisición preparado para que un ADC interno haga sus funciones. Esta propuesta de trabajo de grado busca abordar el requerimiento de la serialización de datos provenientes de estos conversores, cuyos relojes de operación cuentan con altas frecuencias, mediante el uso de una FPGA (requerimiento que ha sido planteado tanto en proyectos de mayor escala como el estudio de Neutrinos en el Deep Underground Neutrino Experiment DUNE, o de menor escala, como la medición de los efectos magneto-ópticos en superficies magnetizadas, conocido como MOKE) a fin de garantizar el envío de la información obtenida hasta un dispositivo electrónico que pueda leerlo y almacenarlo para un posterior estudio, permitiendo la generación de nuevo conocimiento y/o dar solución a planteamientos actualmente poco explorados. Se empleará la metodología de diseño presentada por George Dieter en el año 2012 en sinergia con la metodología Bottom-Up para creación de circuitos, planteando como objetivo la generación de un producto, más específicamente, de un sistema desarrollado para una FPGA Artix-7, teniendo en cuenta requerimientos de la aplicación, conceptos, diseños paramétricos, pruebas de banco y validaciones. Como resultados esperados, se busca realizar la implementación del sistema junto con una tarjeta de evaluación para el AFE5808A, incluyendo así diagramas de flujos y de bloques, y documentación respecto al mismo, cumpliendo a cabalidad con las especificaciones definidas inicialmente. Se espera que en un futuro el sistema pueda usarse en menor escala para la adquisición de datos en un proyecto MOKE.ABSTRACT: Because of the fast grow in technological development in recent decades, multiple applications have found an opening to various fields that were previously dream subjects due to the limitations they represented. With the increase of devices that defy Moore’s law, and the implementation of increasingly smaller logic gates, a new need arises: the development of systems capable of successfully operating with these new conditions to acquire and transmit data. In response to this, High-Speed Analog to Digital converters emerge, capable of acquiring data and transforming it into logical elements so that they can be used by computers and others at exorbitant speeds; and other devices, such as the Analog Front-End or AFE, which already have the entire acquisition system prepared for an internal ADC to perform its functions. This Degree Work proposal seeks to address the requirement of data serialization sourced by these converters, whose operating clocks have High Frequencies using an FPGA (a requirement that has been raised both in larger-scale projects such as the study of Neutrinos in the Deep underground Neutrino Experiment DUNE, or on smaller scale, such as the measurement of magneto-optical effects on magnetized surfaces, known as MOKE) in order to guarantee the sending of the information obtained to an electronic device that can read it and store it for later study, allowing the generation of new knowledge and/or providing solutions to approaches that are currently little explored. Design methodology presented by George Dieter in the year 2012 will be used in cooperation with the Bottom-Up methodology in circuit design, with the goal of generating a product, more specifically, of a system developed for an Artix-7 FPGA, considering application requirements, concepts, parametric designs, bench tests and validations. As results, it is sought to implement the system together with an evaluation board for AFE5808A, thus including flow diagrams, block diagrams and referenced documentation, fully complying with the initially defined specifications. It is hoped that in the future the system may be used on smaller scale for data acquisition in a MOKE project.PregradoIngeniero(a) Mecatrónico(a

Anales del XIII Congreso Argentino de Ciencias de la Computación (CACIC)

Contenido: Arquitecturas de computadoras Sistemas embebidos Arquitecturas orientadas a servicios (SOA) Redes de comunicaciones Redes heterogéneas Redes de Avanzada Redes inalámbricas Redes móviles Redes activas Administración y monitoreo de redes y servicios Calidad de Servicio (QoS, SLAs) Seguridad informática y autenticación, privacidad Infraestructura para firma digital y certificados digitales Análisis y detección de vulnerabilidades Sistemas operativos Sistemas P2P Middleware Infraestructura para grid Servicios de integración (Web Services o .Net)Red de Universidades con Carreras en Informática (RedUNCI